À l’intérieur d’un commutateur : ASIC, SerDes, groupes de ports, plan de contrôle

Un port de commutateur est le dernier arrêt avant le transceiver, et la majeure partie de ce qu’un module est autorisé à faire — quels débits, si l’éclatement fonctionne, combien de ports peuvent tourner en 25G à la fois, à quelle vitesse le DDM est interrogé — est décidée par le silicium et le firmware derrière ce port. Cette page ouvre le boîtier : l’ASIC d’acheminement et son SerDes, comment les voies sont groupées en ports, ce que fait le CPU du plan de contrôle avec le bus à deux fils, et d’où viennent l’alimentation et la chaleur pour les optiques.

Les trois plans

Le plan de données est rapide et bête ; le plan de contrôle est lent et prend les décisions. C’est pourquoi un module peut être électriquement parfait tout en étant « unsupported » : le CPU a dit non (Ce que fait l’hôte).

SerDes et voies

Chaque port est un faisceau de voies SerDes issues de l’ASIC. Leur débit par voie est une propriété de la génération de puce :

Un module a besoin d’un débit de voie que le SerDes peut produire. Un port SerDes 25G ne pilote un module 10G que si le SerDes prend aussi en charge le débit inférieur (c’est le cas de la plupart) ; une voie 50G-PAM4 ne peut pas être ralentie en voie 25G-NRZ sur certaines puces — d’où « ce port ne prend pas en charge le 25G » (Générations Ethernet).

Groupes de ports et contraintes de débit

Les SerDes sont organisés en quads (groupes de quatre voies partageant une horloge/PLL). Conséquences :

• Groupes de débit — sur de nombreuses plateformes 25G, les quatre ports SFP28 d’un quad doivent tous tourner en 10G ou tous en 25G ; le mélange est refusé ou rétrograde silencieusement (Vitesse et débit).
• Éclatement (breakout) — les quatre voies d’un port QSFP ne peuvent devenir quatre ports que si l’ASIC et le mappage PHY du port l’autorisent ; souvent, seuls certains ports (ou un port sur deux) peuvent s’éclater, et activer l’éclatement désactive un voisin (Éclatement et câblage MPO).
• FEC par groupe de ports — le mode FEC est parfois partagé sur tout un groupe.
• Uplinks en sursouscription — certaines conceptions multiplexent plus de voies en face avant que l’ASIC n’en a, si bien que tous les ports ne peuvent pas tourner à plein débit simultanément.

Le guide matériel de la plateforme liste ces règles par port ; elles ne sont pas visibles dans le module.

PHY, retimers et gearbox sur la carte

Entre l’ASIC et la cage, il peut y avoir un PHY (pour les ports RJ45), un retimer (pour nettoyer les longues pistes PCB sur les boîtiers à haute densité de ports), un gearbox (par ex. 2 × 50G voies ASIC ↔ 4 × 25G voies module sur certaines conceptions 100G) ou un moteur MACsec. Chacun ajoute de la latence et ses propres limitations de débit/FEC, et chacun est un endroit de plus où une voie peut être mal configurée. Le fait qu’un port soit « directement connecté à l’ASIC » compte pour les optiques LPO, qui ont besoin de l’égaliseur propre à l’ASIC pour atteindre le module (Modulation et DSP).

Le plan de contrôle et le bus à deux fils

• Le CPU atteint les EEPROM des modules via des multiplexeurs I²C (un bus par port ou par groupe), souvent via un CPLD/FPGA qui gère aussi la présence, LPMode, le reset et les broches d’interruption (Interface à deux fils).
• Le bring-up est une séquence logicielle : détection → lecture de l’identité → validation → mise sous tension → configuration des voies → activation du Tx → interrogation du DDM ; les versions de NOS diffèrent dans la rigueur avec laquelle elles implémentent CMIS (Problèmes CMIS).
• L’interrogation du DDM est planifiée par le CPU — typiquement toutes les quelques secondes à une minute ; des centaines de ports partagent un seul CPU de gestion, donc une interrogation SNMP intensive peut le ralentir (Lire le DDM avec des outils).
• La politique (listes blanches, errdisable, contournements pour optiques tierces) est du code pur du plan de contrôle (Comment chaque NOS valide un module).

Alimentation et refroidissement pour les optiques

Buffers, acheminement et leur rapport avec les optiques

Presque rien — sauf que les fonctions de congestion (PFC, ECN) interagissent avec les erreurs de liaison : un port qui perd des trames sur erreur CRC ressemble à de la congestion pour le stockage et le RDMA (Ethernet sans perte). La capacité d’acheminement (Tb/s), la taille des buffers et la taille des tables décident du rôle du commutateur (Rôles et topologies), pas ses optiques.

Silicium marchand vs sur mesure, NOS ouvert vs fermé

Le paysage des NOS et leurs comportements vis-à-vis des optiques : Systèmes d’exploitation réseau.

Dans CodingBox

Les décisions du commutateur se fondent sur les octets d’identité du module, et ce sont exactement ceux que CodingBox affiche et modifie : codes de débit et applications que le SerDes doit prendre en charge, classe de puissance au regard de la cage, connecteur et technologie pour le chemin PHY du port (Check transceiver, EEPROM editor).

Les faisceaux de voies que le SerDes remet à la cage — SFI, 25GAUI, CAUI-4, 400GAUI-8, 800GAUI-8 — avec les points de conformité C2M et le mappage des voies : XGMII, XAUI et la famille AUI ; toute l’échelle de MII à AUI : Interfaces indépendantes du support.

Comment ces éléments se présentent — fixe, châssis avec cartes de ligne et fabric, empilable, industriel, white-box — avec le sens du flux d’air et la redondance : Classes de commutateurs et facteurs de forme ; comment les ports sont nommés une fois le boîtier monté en baie : Nommage des ports et LED.