MII, RMII, GMII, RGMII : interfaces parallèles vers le PHY

Les interfaces parallèles indépendantes du média relient un MAC à une puce PHY cuivre sur quelques centimètres de PCB — à l’intérieur des routeurs, petits commutateurs, points d’accès, contrôleurs industriels et de toute carte embarquée dotée d’un RJ45. Elles n’atteignent jamais une cage de transceiver, mais elles sont le point de référence de tout ce qui le fait : SGMII est « GMII sérialisé », XGMII est « GMII à 10G », et le PHY à l’intérieur d’un SFP cuivre parle l’une d’elles en interne. Cette page donne les broches, horloges et timings de MII, RMII, GMII et RGMII, le problème de délai RGMII, le statut in-band, la gestion MDIO, et les défauts que produit chaque interface.

MII (IEEE 802.3 Clause 22)

Encore présent sur les microcontrôleurs et FPGA ; supplanté par RMII pour le nombre de broches.

RMII (spécification RMII Consortium v1.2)

La topologie de l’horloge de référence 50 MHz est le bug classique du RMII : un PHY qui attend une horloge externe alors que le SoC attend que le PHY la fournisse donne une interface morte avec une LED de liaison pourtant allumée.

GMII (Clause 35)

Aujourd’hui surtout une interface interne au circuit ou en FPGA ; le RGMII l’a remplacée sur les cartes.

RGMII (GMII réduit, spécification HP/Marvell v1.3 et v2.0)

Le problème du délai

Le RGMII exige que l’horloge arrive 1,5–2,0 ns après les fronts de données au récepteur (fenêtre setup/hold). Trois façons d’y parvenir :

Ajouter le délai deux fois (PCB et PHY), ou pas du tout, produit le défaut RGMII caractéristique : liaison up en 1G avec des erreurs CRC ou sans trafic, alors que le 100M fonctionne (le 100M a une période de 40 ns et tolère le décalage). À corriger en changeant le registre de délai du PHY ou le phy-mode.

Statut in-band

Au repos, le PHY pilote la liaison, le débit et le duplex sur RXD[3:0] pour que le MAC puisse reconfigurer son diviseur d’horloge sans lecture MDIO : RXD[0] liaison, RXD[2:1] débit (00 = 10, 01 = 100, 10 = 1000), RXD[3] duplex. Certains MAC l’ignorent et s’appuient sur l’interrogation MDIO ; un décalage entre les attentes donne une liaison up côté PHY et down côté MAC.

TBI et RTBI

Interface à dix bits : les symboles 1000BASE-X codés en 8b/10b (10 bits à 125 MHz, RTBI en DDR avec 5 bits) entre un MAC/PCS et un SerDes externe ou un PHY optique. Obsolète sur les cartes ; son descendant série est 1000BASE-X/SGMII (SGMII et gigabit série).

Comparaison

Gestion du PHY : MDIO/MDC

À la différence des modules enfichables, gérés via I²C et non via MDIO (Interface deux fils). Le PHY interne d’un SFP cuivre fait exception : ses registres MDIO sont accessibles via l’I²C du module, à une adresse secondaire sur de nombreuses conceptions, ce qui permet aux constructeurs de régler le repli 10/100 et le comportement d’autonégociation.

PHY courants et leurs interfaces

Défauts par interface

Dans CodingBox

Rien sur cette page ne transite par l’EEPROM du module — sauf le SFP cuivre, dont le PHY interne (typiquement un composant de classe 88E1111) se trouve derrière le même I²C que celui que lit CodingBox. Quand un module cuivre fonctionne en 1G mais pas en 10/100, la réponse se trouve dans la configuration de ce PHY et le mode SGMII/1000BASE-X de l’hôte, pas dans les octets d’identité A0h (Ethernet cuivre et DAC, SGMII et gigabit série).