MII, RMII, GMII, RGMII: interfacce parallele verso il PHY

Le interfacce parallele media-independent collegano un MAC a un chip PHY in rame lungo una manciata di centimetri di PCB — dentro router, piccoli switch, access point, controllori industriali e ogni scheda embedded con un RJ45. Non raggiungono mai una gabbia per ricetrasmettitori, ma sono il punto di riferimento per tutto ciò che lo fa: SGMII è «GMII serializzata», XGMII è «GMII a 10G», e il PHY dentro un SFP in rame ne parla una internamente. Questa pagina fornisce pin, clock e temporizzazioni per MII, RMII, GMII e RGMII, il problema del ritardo RGMII, lo stato in-band, la gestione MDIO e i guasti che produce ciascuna interfaccia.

MII (IEEE 802.3 Clause 22)

Ancora presente su microcontrollori e FPGA; soppiantata da RMII per il numero di pin.

RMII (specifica RMII Consortium v1.2)

La topologia del clock di riferimento a 50 MHz è il classico bug di RMII: un PHY che si aspetta un clock esterno mentre il SoC si aspetta che sia il PHY a pilotarlo produce un’interfaccia morta con un LED di link acceso e funzionante.

GMII (Clause 35)

Oggi è perlopiù un’interfaccia on-chip o da FPGA; RGMII ne ha preso il posto sulle schede.

RGMII (Reduced GMII, specifica HP/Marvell v1.3 e v2.0)

Il problema del ritardo

RGMII richiede che il clock arrivi 1,5–2,0 ns dopo i fronti dei dati al ricevitore (finestra di setup/hold). Tre modi per ottenerlo:

Aggiungere il ritardo due volte (PCB e PHY) oppure non aggiungerlo affatto produce il guasto caratteristico di RGMII: link up a 1G con errori CRC o nessun traffico, mentre a 100M funziona (100M ha un periodo di 40 ns e tollera lo sfasamento). Si corregge cambiando il registro di ritardo del PHY o il phy-mode.

Stato in-band

Quando è inattivo, il PHY pilota link, velocità e duplex su RXD[3:0] in modo che il MAC possa riconfigurare il proprio divisore di clock senza una lettura MDIO: RXD[0] link, RXD[2:1] velocità (00 = 10, 01 = 100, 10 = 1000), RXD[3] duplex. Alcuni MAC lo ignorano e si affidano al polling MDIO; aspettative disallineate danno un link che è up sul PHY e down sul MAC.

TBI e RTBI

Ten-Bit Interface: i simboli 1000BASE-X codificati 8b/10b (10 bit a 125 MHz, RTBI a DDR con 5 bit) tra un MAC/PCS e un SerDes esterno o un PHY ottico. Obsoleta sulle schede; il suo discendente seriale è 1000BASE-X/SGMII (SGMII e gigabit seriale).

Confronto

Gestione del PHY: MDIO/MDC

Da contrapporre ai moduli pluggable, che sono gestiti via I²C, non via MDIO (Interfaccia a due fili). Il PHY interno di un SFP in rame è l’eccezione: i suoi registri MDIO sono raggiungibili attraverso l’I²C del modulo a un indirizzo secondario in molti design, ed è così che i produttori impostano il comportamento di fallback 10/100 e di auto-negoziazione.

PHY comuni e le loro interfacce

Guasti per interfaccia

In CodingBox

Niente in questa pagina passa attraverso l’EEPROM del modulo — a eccezione dello SFP in rame, il cui PHY interno (tipicamente un componente di classe 88E1111) sta dietro lo stesso I²C che CodingBox legge. Quando un modulo in rame funziona a 1G ma non a 10/100, la risposta sta nella configurazione di quel PHY e nella modalità SGMII/1000BASE-X dell’host, non nei byte di identità di A0h (Ethernet in rame e DAC, SGMII e gigabit seriale).