MII, RMII, GMII, RGMII: interfejsy równoległe do PHY

Równoległe interfejsy niezależne od medium łączą MAC z miedzianym układem PHY na dystansie kilku centymetrów ścieżek PCB — wewnątrz routerów, małych przełączników, punktów dostępowych, sterowników przemysłowych i każdej płytki wbudowanej z RJ45. Nigdy nie docierają do klatki transceivera, ale są punktem odniesienia dla wszystkiego, co do niej dociera: SGMII to „GMII zserializowane”, XGMII to „GMII przy 10G”, a PHY wewnątrz miedzianego SFP wewnętrznie posługuje się jednym z nich. Ta strona podaje piny, zegary i wymagania czasowe dla MII, RMII, GMII i RGMII, problem opóźnienia RGMII, status in-band, zarządzanie MDIO oraz usterki, jakie generuje każdy interfejs.

MII (IEEE 802.3 Clause 22)

Wciąż spotykany w mikrokontrolerach i FPGA; wyparty przez RMII ze względu na liczbę pinów.

RMII (specyfikacja RMII Consortium v1.2)

Topologia zegara odniesienia 50 MHz to klasyczny błąd RMII: PHY oczekujący zegara zewnętrznego, podczas gdy SoC oczekuje, że to PHY będzie go generować, daje martwy interfejs przy zdrowej diodzie łącza.

GMII (Clause 35)

Dziś to głównie interfejs on-chip albo FPGA; na płytkach jego miejsce zajęło RGMII.

RGMII (Reduced GMII, specyfikacja HP/Marvell v1.3 i v2.0)

Problem opóźnienia

RGMII wymaga, żeby zegar docierał do odbiornika 1,5–2,0 ns po zboczach danych (okno setup/hold). Trzy sposoby, żeby to uzyskać:

Dodanie opóźnienia dwukrotnie (PCB i PHY) albo wcale daje charakterystyczną usterkę RGMII: łącze aktywne przy 1G z błędami CRC albo bez ruchu, podczas gdy 100M działa (100M ma okres 40 ns i toleruje przesunięcie). Napraw, zmieniając rejestr opóźnienia PHY albo phy-mode.

Status in-band

W stanie bezczynności PHY wystawia stan łącza, prędkość i dupleks na RXD[3:0], dzięki czemu MAC może przekonfigurować swój dzielnik zegara bez odczytu MDIO: RXD[0] łącze, RXD[2:1] prędkość (00 = 10, 01 = 100, 10 = 1000), RXD[3] dupleks. Niektóre MAC to ignorują i polegają na odpytywaniu MDIO; niezgodne oczekiwania dają łącze aktywne na PHY, a nieaktywne na MAC.

TBI i RTBI

Ten-Bit Interface (interfejs dziesięciobitowy): zakodowane w 8b/10b symbole 1000BASE-X (10 bitów przy 125 MHz, RTBI w DDR z 5 bitami) między MAC/PCS a zewnętrznym SerDes albo optycznym PHY. Przestarzały na płytkach; jego szeregowym następcą jest 1000BASE-X/SGMII (SGMII i szeregowy gigabit).

Porównanie

Zarządzanie PHY: MDIO/MDC

W przeciwieństwie do modułów wpinanych, którymi zarządza się przez I²C, a nie MDIO (Interfejs dwuprzewodowy). Wyjątkiem jest wewnętrzny PHY miedzianego SFP: jego rejestry MDIO są w wielu konstrukcjach dostępne przez I²C modułu pod drugim adresem, i tak właśnie producenci ustawiają zachowanie fallbacku 10/100 i autonegocjacji.

Popularne PHY i ich interfejsy

Usterki według interfejsu

W CodingBox

Nic na tej stronie nie przechodzi przez EEPROM modułu — z wyjątkiem miedzianego SFP, którego wewnętrzny PHY (zwykle układ klasy 88E1111) siedzi za tym samym I²C, które odczytuje CodingBox. Gdy miedziany moduł działa przy 1G, ale nie przy 10/100, odpowiedź leży w konfiguracji tego PHY i trybie SGMII/1000BASE-X hosta, a nie w bajtach danych identyfikacyjnych A0h (Miedziany Ethernet i DAC, SGMII i szeregowy gigabit).